不断增强，所谓的制程将会受到限制。
    这正是最为常见的“量子隧穿效应”！
    这种效应会导致处理器之中的晶体管电流通过三栅极之时，由于栅极的直径狭小导致漏电，最终损害栅极，从而使得整个处理器芯片破坏。
    最开始影响这种量子隧穿效应的极限是28纳米，当小于28纳米的时候，会影响到芯片的良品率。
    当然从事半导体行业的专业人员将原本的半导体的晶体管的结构进行改变从平面的单个栅极改变成为三面环绕的栅极立体结构。
    从而控制住了漏电的情况，最终成功地突破了28纳米制程工艺的极限。
    而目前的大多数的芯片都是采用这种全新的结构，从而保证处理器芯片的良品率。
    随着目前半导体行业的发展，处理器芯片制程已经完全的开始达到三纳米，而三纳米则是一个非常困难的发展限制。
    这种立体的晶体管结构已经完全无法驾驭住三纳米的自产工艺若是突破了3纳米制成工艺之后，会出现相应的漏电，从而导致良品率的逐步下降。
    而在去年公布即将采用1纳米的台基电，虽然本质上的制程工艺只有2纳米水准，但就算如此整个生产线的良品率其实还不到10%，
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